About DoKS      NL  |  EN Search:
  Starts with (bv. psycholog*)    Exact wordgroup (bv. "Visual Basic")
 
Home
Administration
Authors
Departments
Help
Years
 


1.063 theses on-line.
Most popular theses:
1
2
3
4
5
6
7
8
9
10
   
 More... 



Open Archives Initiative
Home

Implementatie van door Simulink ontwikkelde FIR filters in een FPGA

2006
GEUNS, Wouter
BRABANTS, Roel
Graduaat electriciteit

Trefwoorden:

Abstract :
Ons project bestond erin een FPGA te gebruiken voor Digital Signal Processing. De FPGA die
we hiervoor ter beschikking kregen was de Virtex II FPGA van Xilinx. Het doel van dit
afstudeerwerk is een FIR-filter generen met Matlab/Simulink en dan deze filter integreren in
een FPGA.
We hebben meerdere methodes gevonden om filters te ontwikkelen zoals square filters,
windowbased, eqquiripple, enzÖ Wij hebben de square filter gebruikt om een hoog en een
laag doorlaat FIR-filter te maken. Matlab hebben we gebruikt om de achtergrond van de FIRfilter
blokken in Simulink te doorgronden. In Simulink zelf, hebben we dan de FIR-filters
gecreŽerd en vervolgens met de System Generator de netlist (hierin zit de VHDL code, NGC
bestand enz...) laten genereren. Voor de communicatie tussen de FPGA en onze software
hebben we gebruik gemaakt van Xilinx ISE 7.1I. Deze software zal de bitstream genereren
gebruikmakend van de netlist en in de FPGA laden.
Na het generen van de FIR-filter hebben we deze in de FPGA geladen. Zonder succes, want
we zaten met het probleem van de AD/DA conversie. Deze kon niet direct via Simulink
geprogrammeerd worden, omdat er geen blok beschikbaar was in Simulink. In EDK was deze
wel beschikbaar en zo konden we onze FIR-filter koppelen aan de AD/DA. Daarbij rees een
groot probleem. In Simulink hadden we een code gegenereerd voor ISE. Deze code is
geschreven om direct te werken met de pinnen van de FPGA en kan dus bijgevolg niet op een
bus van een microprocessor gezet worden. We moesten dus een systeem vinden om de
ingangen om te zetten naar een bus interface. We wisten niet hoe we dit moesten doen en zijn
raad gaan vragen bij IMEC Leuven. Daar vertelden ze ons dat dit perfect mogelijk was met
een IPIF blok die dient als convertorblok en de user logic blok waarin je een zelf geschreven
VHDL-code kan inzetten. Maar de opdracht was dat we de code van Simulink moeten
gebruiken. Deze code was veel te complex en te groot om in de user logic blok te verwerken.
Daarom moesten we zoeken naar een andere oplossing. Deze hebben we gevonden toen we
een blok kregen voor Simulink waarin de geluidscodec verwerkt is. Deze blok kunnen we aan
onze FIR-filter hangen in Simulink en vervolgens creŽren we de netlist. De bitstream
genereren en laden we in de FPGA met Xilinx ISE 7.1I. Hierdoor konden we real-time
signalen bewerken. Als een signaal in gestuurd werd, werd het direct bewerkt en vervolgens
weer uitgestuurd.

Full text:
File Size Type Checksum
eindwerk2006.pdf 3 MB Adobe PDF MD5

Appendices:
File Size Type Checksum
PowerPC.pdf 6 MB Adobe PDF MD5
XUPV2P_User_Guide.pdf 2 MB Adobe PDF MD5
AC97.pdf 611 KB Adobe PDF MD5
Virtex 2 pro xc2vp30.pdf 2 MB Adobe PDF MD5

Dit eindwerk werd 4420 keer bekeken en 137 keer gedownload.
Translate to English (Google translate)
 

Details

show ETD - Dublin Core

If you want to cite this thesis in your own thesis, paper, or report, use this format (APA):

GEUNS, W., BRABANTS, R. (2006). Implementatie van door Simulink ontwikkelde FIR filters in een FPGA. Unpublished thesis, Xios, IWT.
Retrieved from http://doksxios.pxl.be/doks/do/record/Get?dispatch=view&recordId=Sxhl8ae57e8c0ec7ed15010ef11212c30069.




©2004-2005 - XIOS Hogeschool Limburg - webmaster - Contact